Unificación de FPGA para la realización de un integrador y diferenciador de orden fraccionario
Autores: Monir, Mohamed S.; Sayed, Wafaa S.; Madian, Ahmed H.; Radwan, Ahmed G.; Said, Lobna A.
Idioma: Inglés
Editor: MDPI
Año: 2022
Acceso abierto
Artículo científico
2022
Unificación de FPGA para la realización de un integrador y diferenciador de orden fraccionario
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Propuesta
Realización en FPGA
Integración de orden fraccionario
Diferenciación
Realización en hardware
Diseño genérico
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 31
Citaciones: Sin citaciones
Este documento propone una realización genérica de FPGA de un núcleo IP para la integración y diferenciación de orden fraccionario basado en la aproximación de Grünwald-Letnikov. Todos los términos dependientes del orden fraccionario se aproximan a relaciones más simples utilizando ajuste de curvas para permitir una realización eficiente en hardware. En comparación con trabajos anteriores, el diseño propuesto introduce mejoras en el rango de orden fraccionario que abarca tanto la integración como la diferenciación. Se presenta un análisis de error entre los resultados de software y hardware para señales senoidales, triangulares y de diente de sierra. El diseño genérico propuesto se realiza en el FPGA XC7A100T logrando una frecuencia de 9.328 MHz y se valida experimentalmente para una señal de entrada senoidal en el osciloscopio. El diseño genérico unificado propuesto es adecuado para aplicaciones de procesamiento de señales biomédicas. Además, puede utilizarse como herramienta de laboratorio para la educación en cálculo fraccionario.
Descripción
Este documento propone una realización genérica de FPGA de un núcleo IP para la integración y diferenciación de orden fraccionario basado en la aproximación de Grünwald-Letnikov. Todos los términos dependientes del orden fraccionario se aproximan a relaciones más simples utilizando ajuste de curvas para permitir una realización eficiente en hardware. En comparación con trabajos anteriores, el diseño propuesto introduce mejoras en el rango de orden fraccionario que abarca tanto la integración como la diferenciación. Se presenta un análisis de error entre los resultados de software y hardware para señales senoidales, triangulares y de diente de sierra. El diseño genérico propuesto se realiza en el FPGA XC7A100T logrando una frecuencia de 9.328 MHz y se valida experimentalmente para una señal de entrada senoidal en el osciloscopio. El diseño genérico unificado propuesto es adecuado para aplicaciones de procesamiento de señales biomédicas. Además, puede utilizarse como herramienta de laboratorio para la educación en cálculo fraccionario.