Los chips de memoria necesitan grandes capacitores en su periferia para impulsar las líneas de palabras y de bits potenciadas para las operaciones de lectura y escritura. En un trabajo anterior, se propusieron capacitores escalables para la memoria de intersección 3D para mantener constante el área de los capacitores a lo largo de las generaciones tecnológicas. Este documento propone los modelos de capacitancia de tres tipos de capacitores de cableado: (1) capacitor vertical, (2) capacitor vertical y horizontal con cables de vecinos conectados con el otro terminal, y (3) capacitor vertical y horizontal con pares de vecinos conectados con el otro terminal. Estos modelos se basan en el modelo de capacitor de cruce de Wong para determinar la estructura del capacitor con la mayor densidad de capacitancia en la tecnología de memoria de intersección 3D. Se puede determinar la mejor estructura optimizando los parámetros del proceso como la altura del material aislante entre los cables metálicos y el grosor de los cables metálicos y las reglas de diseño como el ancho y el espacio de los cables metálicos. La precisión del modelo estuvo en buen acuerdo con la medición de doce tipos de estructuras de capacitores fabricadas en un proceso CMOS estándar de 180 nm y 6 metales con un error máximo del 20%. Se muestran gráficos de contorno de la densidad de capacitancia en función de donde se asume que = =. Como resultado, se determina la condición límite con respecto a y por tecnología de memoria de intersección 3D con tres, cuatro o cinco niveles de cables.