Una arquitectura de FPGA para el algoritmo RRT basada en computación de membrana
Autores: Shang, Zeyi; Wei, Zhe; Verlan, Sergey; Li, Jianming; He, Zhige
Idioma: Inglés
Editor: MDPI
Año: 2023
Acceso abierto
Artículo científico
2023
Una arquitectura de FPGA para el algoritmo RRT basada en computación de membrana
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Investiga la arquitectura de FPGA
cálculos paralelos
algoritmo RRT
computación de membranas
GNPs.
Licencia
CC BY-SA – Atribución – Compartir Igual
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Citaciones: Sin citaciones
Este documento investiga una arquitectura de FPGA cuya función principal es acelerar cálculos paralelos involucrados en el algoritmo de árbol aleatorio de exploración rápida (RRT). El algoritmo RRT es inherentemente serial, mientras que en cada paso de cálculo hay muchos cálculos que se pueden ejecutar simultáneamente. Sin embargo, cómo llevar a cabo estos cálculos paralelos en un FPGA para lograr un alto grado de aceleración es el problema clave. El cómputo de membrana es un paradigma de cómputo paralelo inspirado en las estructuras y funciones de las células eucariotas. Como un modelo de cómputo de membrana recientemente propuesto, el sistema numérico generalizado (GNPS) es intrínsecamente paralelo; por lo tanto, es un buen candidato para modelar cálculos paralelos en el algoritmo RRT. Los problemas abiertos para la implementación de FPGA del algoritmo RRT y GNPS incluyen: (1) si es posible modelar el RRT con GNPS; (2) si es así, cómo diseñar una arquitectura de FPGA para lograr una mejor aceleración; y (3) en lugar de implementar GNPS con un formato de número de punto fijo, cómo diseñar una arquitectura de FPGA de GNPS que funcione con un formato de número de punto flotante. En este documento, modelamos el RRT con un GNPS al principio, mostrando que es factible modelar el RRT con un GNPS. Se fabricó una arquitectura de FPGA de acuerdo con el RRT modelado por GNPS. En esta arquitectura, los cálculos, que se pueden ejecutar en paralelo, se acomodan en diferentes membranas internas del GNPS. Estas membranas están diseñadas como módulos Verilog en el modelo de nivel de transferencia de registros. Todos los cálculos dentro de una membrana son desencadenados por el mismo impulso de reloj para implementar cómputo paralelo. La arquitectura propuesta se valida implementándola en la placa de evaluación FPGA Xilinx VC707. En comparación con la simulación de software del RRT modelado por GNPS, la arquitectura de FPGA logra una aceleración de un orden de magnitud. Aunque esta aceleración se obtiene en un mapa pequeño, revela que esta arquitectura promete acelerar el algoritmo RRT a un nivel superior en comparación con las arquitecturas reportadas anteriormente.
Descripción
Este documento investiga una arquitectura de FPGA cuya función principal es acelerar cálculos paralelos involucrados en el algoritmo de árbol aleatorio de exploración rápida (RRT). El algoritmo RRT es inherentemente serial, mientras que en cada paso de cálculo hay muchos cálculos que se pueden ejecutar simultáneamente. Sin embargo, cómo llevar a cabo estos cálculos paralelos en un FPGA para lograr un alto grado de aceleración es el problema clave. El cómputo de membrana es un paradigma de cómputo paralelo inspirado en las estructuras y funciones de las células eucariotas. Como un modelo de cómputo de membrana recientemente propuesto, el sistema numérico generalizado (GNPS) es intrínsecamente paralelo; por lo tanto, es un buen candidato para modelar cálculos paralelos en el algoritmo RRT. Los problemas abiertos para la implementación de FPGA del algoritmo RRT y GNPS incluyen: (1) si es posible modelar el RRT con GNPS; (2) si es así, cómo diseñar una arquitectura de FPGA para lograr una mejor aceleración; y (3) en lugar de implementar GNPS con un formato de número de punto fijo, cómo diseñar una arquitectura de FPGA de GNPS que funcione con un formato de número de punto flotante. En este documento, modelamos el RRT con un GNPS al principio, mostrando que es factible modelar el RRT con un GNPS. Se fabricó una arquitectura de FPGA de acuerdo con el RRT modelado por GNPS. En esta arquitectura, los cálculos, que se pueden ejecutar en paralelo, se acomodan en diferentes membranas internas del GNPS. Estas membranas están diseñadas como módulos Verilog en el modelo de nivel de transferencia de registros. Todos los cálculos dentro de una membrana son desencadenados por el mismo impulso de reloj para implementar cómputo paralelo. La arquitectura propuesta se valida implementándola en la placa de evaluación FPGA Xilinx VC707. En comparación con la simulación de software del RRT modelado por GNPS, la arquitectura de FPGA logra una aceleración de un orden de magnitud. Aunque esta aceleración se obtiene en un mapa pequeño, revela que esta arquitectura promete acelerar el algoritmo RRT a un nivel superior en comparación con las arquitecturas reportadas anteriormente.