En este documento, se propone un sumador selecto de acarreo (CSLA) eficiente en energía y área. Para minimizar la operación lógica redundante de un CSLA regular, se propone una celda de sumador de acarreo dual. El sumador de acarreo dual propuesto está compuesto por una celda XOR/XNOR y dos pares de celdas de suma-acarreo. Tanto la lógica CMOS como una compuerta de transmisión se aplicaron a la celda de sumador de acarreo dual para lograr una operación rápida y eficiente en energía. Se desarrollaron CSLAs de raíz cuadrada de 8 bits, 16b y 32b basados en el sumador de acarreo dual propuesto. La simulación posterior al diseño basada en un proceso SMIC de 55 nm demostró que los CSLAs propuestos redujeron el consumo de energía en un 68,4-72,2% con un ligero aumento en el retraso para diferentes anchos de bits. Dado que el sumador de acarreo dual tenía muchos menos transistores que los dos sumadores completos regulares, el área de los CSLAs propuestos se redujo en un 45,8-51,1%. El producto área-energía-retraso del CSLA propuesto mejoró 5,1x-6,73x en comparación con el CSLA regular.