Este documento propone un receptor multicanal y de alta capacidad de ancho de banda (BW) para interconexiones estándar de matriz a matriz (D2D). El receptor adopta la arquitectura de reloj adelantado (FCK) del estándar de transmisión de alta densidad, que consta de 16 trayectorias de datos de alta velocidad y un par de relojes diferenciales de baja velocidad para un ancho de banda de 512 Gbps. Para reducir el área del chip y el consumo de energía, se utiliza un bucle de fase mínima común (MINI-PLL) y un circuito de ajuste de datos (CDA) para reemplazar el circuito de recuperación de datos de reloj (CDR) en el receptor tradicional. Se adopta un circuito de coincidencia de retardo para combatir la variación PVT y el desfase de carril. Además, se utiliza un diseño de circuito de interpolador de fase de alta linealidad (PI) en el bucle de fase mínima (MINI-PLL) para ajustar la fase del reloj y mejorar el rendimiento de la fluctuación del reloj. Utilizando la tecnología CMOS de 28 nm, el consumo de energía total del enlace es de 1,56 pJ/b. La tasa de error de bits (BER) es inferior bajo los parámetros S reales con una pérdida de canal de 10 dB a 16 GHz.