Este documento presenta un nuevo PUF CRP SRAM reconfigurable que puede lograr alta confiabilidad y aleatoriedad. En los PUFs CRP SRAM reconfigurables convencionales, el control de tiempo impreciso puede producir una salida de respuesta sesgada, que suele atribuirse a desajustes en la conexión de las señales de control de entrada a los dos arreglos de inversores en el diseño del plano de distribución. Proponemos un esquema de control de tiempo junto con la adición de un transistor NMOS adjunto para abordar este problema. Esto elimina los desajustes de conexión para los desafíos y las entradas de línea de palabras a los dos arreglos de inversores. Además, empleamos técnicas de diseño simétrico para lograr la aleatoriedad de la salida de respuesta. El arreglo simétrico de los dos arreglos de inversores maximiza las características de salida aleatoria inherentes derivadas de la variación del proceso. La señal de entrada de precarga está conectada simétricamente a cada arreglo para evitar desajustes de retardo. Se fabrica un array PUF reconfigurable de 16 x 9 bits utilizando un proceso CMOS de 180 nm, con un área de celda PUF de x F/bit. Los resultados experimentales demuestran una distancia de Hamming inter de 0.4949 en 40 chips y una distancia de Hamming intra de 0.0167 para un solo chip en 5000 pruebas. La tasa de error de bit (BER) peor medida es del 4.86% en el punto nominal (1.8 V, 25 grados Celsius). El prototipo propuesto presenta buena confiabilidad y aleatoriedad, así como un área de silicio pequeña en comparación con los PUFs CRP SRAM convencionales.