Un procesador SRv6 programable para SFC
Autores: Liu, Zhongpei; Lv, Gaofeng; Wang, Jichang; Yang, Xiangrui
Idioma: Inglés
Editor: MDPI
Año: 2022
Acceso abierto
Artículo científico
2022
Un procesador SRv6 programable para SFC
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Tabla de coincidencias reconfigurable
Procesamiento de paquetes
Enrutamiento de segmentos IPv6
Desensamblador
Protocolos de red
Plano de datos programable
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 32
Citaciones: Sin citaciones
Una tabla de coincidencias reconfigurable (RMT) es una arquitectura de canalización programable para el procesamiento de paquetes. Para habilitar el plano de datos programable y soportar el enrutamiento de segmentos IPv6 (SRv6) y otros protocolos de red, este documento extiende el desensamblador basado en RMT. El documento utiliza el desensamblador extendido y dos canalizaciones de RMT para construir un modelo de plano de datos programable independiente del protocolo llamado procesador SRv6 programable. Lo diseñamos principalmente para el procesamiento de identificadores de segmento (SID) de SRv6. Hemos demostrado que puede soportar SRv6, múltiples semánticas para SIDs, identificación de microsegmentos, conmutación de etiquetas de múltiples protocolos y una cadena de funciones de servicio (SFC). Esta arquitectura tiene amplias perspectivas de aplicación. Los resultados experimentales en un FPGA mostraron que el desensamblador extendido podría lograr un rendimiento de 100 Gbps para paquetes de 512B con pocos recursos.
Descripción
Una tabla de coincidencias reconfigurable (RMT) es una arquitectura de canalización programable para el procesamiento de paquetes. Para habilitar el plano de datos programable y soportar el enrutamiento de segmentos IPv6 (SRv6) y otros protocolos de red, este documento extiende el desensamblador basado en RMT. El documento utiliza el desensamblador extendido y dos canalizaciones de RMT para construir un modelo de plano de datos programable independiente del protocolo llamado procesador SRv6 programable. Lo diseñamos principalmente para el procesamiento de identificadores de segmento (SID) de SRv6. Hemos demostrado que puede soportar SRv6, múltiples semánticas para SIDs, identificación de microsegmentos, conmutación de etiquetas de múltiples protocolos y una cadena de funciones de servicio (SFC). Esta arquitectura tiene amplias perspectivas de aplicación. Los resultados experimentales en un FPGA mostraron que el desensamblador extendido podría lograr un rendimiento de 100 Gbps para paquetes de 512B con pocos recursos.