Basado en la idea del método de bisección, se propone una nueva estructura de Bucle de Fase Digital Totalmente Digital (ADPLL) con un bloqueo rápido. La estructura y el método de bloqueo son diferentes de los ADPLL tradicionales. El Circuito de Control consta de un módulo de comparación de frecuencia, un módulo de ajuste de modo y un módulo de control, que es responsable de ajustar la palabra de control de frecuencia del oscilador controlado digitalmente (DCO) mediante el método de bisección de acuerdo con el resultado de la comparación de frecuencia entre el reloj de referencia y el reloj reestructurado. Con una estructura en cascada de alta frecuencia, el DCO logra un amplio rango de sintonización y alta resolución. El ADPLL propuesto fue diseñado en el proceso CMOS de 180 nm de SMIC. Los resultados medidos muestran un rango de bloqueo de 640 a 1920 MHz con una frecuencia de referencia de 40 MHz. El núcleo del ADPLL ocupa 0,04 mm, y el consumo de energía es de 29,48 mW, con un suministro de 1,8 V. El tiempo de bloqueo más largo es de 23 ciclos de referencia, 575 ns, a 1,92 GHz. Cuando el ADPLL opera a 1,28 GHz-1,6 GHz, el tiempo de bloqueo es el más corto, solo 9 ciclos de referencia, 225 ns. En comparación con los recientes ADPLL de alto rendimiento, nuestro diseño muestra ventajas de área pequeña, tiempo de bloqueo corto y amplio rango de sintonización.