Se presenta en este artículo un multiplicador de reloj basado en un lazo de retardo de bloqueo (MDLL) que utiliza un convertidor de tiempo a digital (TDC) de ganancia variable, con capacidad de multiplicación de frecuencia de relación N/M programable y de bloqueo rápido. El propuesto MDLL programable de relación N/M todo digital logra una capacidad de bloqueo rápido al adoptar un nuevo TDC de ganancia variable. En los MDLL convencionales basados en TDC de ganancia fija, el tiempo de bloqueo aumenta a medida que disminuye el valor del factor de multiplicación N. Sin embargo, el propuesto TDC de ganancia variable puede minimizar el tiempo de bloqueo del MDLL ajustando la ganancia del TDC según el cambio en el valor de N. Implementado en un proceso CMOS de 40 nm y 1.1 V, el propuesto multiplicador de reloj MDLL todo digital genera frecuencias de reloj de salida que van de 0.65 a 3.2 GHz, con relaciones N/M programables de N = 5 a 16 y M = 1 a 8. Logra un tiempo de bloqueo rápido de solo 3 x M (=9) ciclos de reloj de referencia cuando N/M = 10/3 a 2.0 GHz y demuestra una fluctuación pico a pico simulada de 3.16 ps a 3.2 GHz cuando N/M = 16/3. Además, ocupa un área activa de solo 0.02 mm (=200 m x 100 m) y consume una potencia de 2.3 mW a 1.0 GHz.