La creciente complejidad de los System-on-Chip (SoC) y la continua miniaturización tecnológica en los procesos de fabricación de Circuitos Integrados (IC) hace que los SoC modernos sean más susceptibles a los Efectos de Evento Único (SEE) causados por la radiación, incluso a nivel del mar. Para proporcionar estimaciones realistas a bajo costo, se requieren técnicas de análisis eficientes capaces de replicar los SEEs. Entre estos métodos, la inyección de fallas a través de la emulación utilizando Field-Programmable Gate Array (FPGA) permite ejecutar campañas en un Circuito Bajo Prueba (CUT). Este documento investiga el uso de una arquitectura FPGA para acelerar la ejecución de campañas de fallas. Como resultado, se propone una nueva metodología para mapear la ocupación del CUT en la FPGA, reduciendo significativamente el número total de fallas a inyectar. Además, se propone una técnica/flujo de inyección de fallas para demostrar los beneficios de enfoques de vanguardia. La técnica presentada emula Eventos Transitorios de Evento Único (SET) en todos los elementos combinatorios del CUT utilizando el Puerto de Acceso de Configuración Interna (ICAP) de las FPGAs de Xilinx.