El propósito del documento es proponer una nueva implementación del algoritmo PID (proporcional-integral-derivativo) en hardware digital. La estructura propuesta está optimizada para el costo. Sigue un esquema serializado, en lugar de paralelo. Utiliza solo un bloque aritmético, realizando la operación de multiplicar y sumar. Los cálculos se realizan de manera cíclica secuencial. El circuito propuesto opera con números de punto flotante estándar de precisión simple (32 bits). Implementa una fórmula PID extendida, que contiene un componente derivativo no ideal y coeficientes de ponderación, que permiten reducir la influencia de los cambios en el punto de consigna en los componentes proporcional y derivativo. El circuito se implementó en un dispositivo FPGA (Field-Programmable Gate Array) Cyclone V de Intel, Santa Clara, CA, EE. UU. El funcionamiento adecuado del circuito se verificó en una simulación. Para la implementación específica, que se informa en el documento, se obtuvo un período de muestreo de 516 ns, lo que significa que la solución propuesta es comparable en términos de velocidad con otras implementaciones de hardware del algoritmo PID que operan con números de punto flotante de precisión simple. Sin embargo, la solución presentada es mucho más eficiente en términos de costo. Utiliza 1173 bloques LUT (Look-up Table), 1026 registros y 1 bloque DSP (Procesamiento Digital de Señales), es decir, aproximadamente el 30% de los recursos lógicos requeridos por soluciones comparables.