Muchos algoritmos prácticos de procesamiento de datos fallan en ejecutarse eficientemente en CPUs de propósito general debido a la naturaleza secuencial de sus operaciones y a las limitaciones de ancho de banda de memoria. Para lograr los niveles de rendimiento deseados, con frecuencia se exploran aceleradores de hardware reconfigurables (basados en FPGA) que permiten que las arquitecturas de las unidades de procesamiento se adapten mejor a los requisitos específicos del problema/algoritmo. En particular, los algoritmos de procesamiento de datos basados en redes son muy adecuados para su implementación en hardware reconfigurable porque varias operaciones independientes de datos pueden ejecutarse fácil y naturalmente en paralelo sobre tantos bloques de procesamiento como sea necesario y técnicamente posible. Las GPUs también han demostrado buenos resultados en esta área, pero tienden a utilizar significativamente más energía que las FPGA, lo cual podría ser un factor limitante en aplicaciones integradas. Además, las GPUs emplean un modelo de ejecución SIMT (Single Instruction, Multiple Threads) y por lo tanto están optimizadas para operaciones SIMD (Single Instruction, Multiple Data), mientras que en las FPGAs se pueden construir rutas de datos completamente personalizadas, eliminando gran parte de la sobrecarga de control. Este artículo de revisión tiene como objetivo analizar, comparar y discutir diferentes enfoques para implementar aceleradores de hardware basados en redes en FPGA y SoC programables. El análisis realizado y las recomendaciones derivadas serían útiles para los diseñadores de hardware de futuros aceleradores de hardware basados en redes.