Este artículo presenta un novedoso esquema de bucle de seguimiento de fase (PLL) auto-bias para aplicaciones de red de área local inalámbrica (WLAN). Se propone un circuito auto-bias que contiene un circuito de espejo de corriente y un circuito de resistencia variable relacionado con la relación de división de frecuencia. El esquema de PLL auto-bias propuesto logra un factor de amortiguación fijo. Además, la tecnología auto-bias permite que el ancho de banda del bucle PLL siga la frecuencia de referencia de entrada y la relación de división. El circuito de inicio propuesto acelera el bloqueo del PLL. Además, el convertidor diferencial a un solo extremo (DTS) propuesto puede garantizar un ciclo de trabajo del 50% sin operar el PLL al doble de la frecuencia de operación del chip. El PLL auto-bias propuesto se implementa en un proceso CMOS de 55 nm de Semiconductor Manufacturing International Corporation (SMIC). La desviación cuadrática media medida (RMS-jitter) integrada del PLL es de 2.4 ps con una disipación de 8.6 mW, y la figura de mérito resultante es de -223.05 dBc/Hz.