Una interfaz serie de alta velocidad es el IP central de una computadora de alto rendimiento, centro de datos y red de interconexión; su ancho de banda y rendimiento de error de bits restringen el desarrollo del sistema. Con la evolución de las tasas de línea de interfaz serie de alta velocidad de 56 G a 112 G en sistemas de información de gama alta, sus errores de bits aumentan bruscamente, limitando el rendimiento del sistema. Para resolver el problema de alto error de bits de la interfaz serie de alta velocidad de 112 Gb/s, este documento propone una tecnología de ecualización de recepción de PAM4 binario dual de bajo error (DB-PAM). Esta tecnología utiliza la señal binaria dual (DB) en la que el canal y el ecualizador de transmisión trabajan juntos para realizar la recepción de baja error de la señal de 112 Gb/s en el canal de alta atenuación. Para resolver el problema de la dificultad en la generación de señales DB-PAM4 de alta velocidad y el ajuste complejo de los parámetros de ecualización, este documento propone una técnica de ecualización progresiva de dos pasos. En el primer paso, la tecnología transmite señales no retorno a cero (NRZ) en el transmisor (TX) y genera una ruta de señal binaria dual (DB) en el receptor utilizando el algoritmo de error cuadrático medio mínimo (LMS). En el segundo paso, la tecnología envía una señal precodificada PAM4 (pre-PAM4) en TX; en el extremo receptor, se utiliza el algoritmo de ecualización adaptativa para ajustar los parámetros de ecualización DSP y generar los parámetros de ecualización óptimos de la señal DB-PAM4. Este documento utiliza la plataforma de simulación AMS de Cadence para verificar el ecualizador de recepción de DB-PAM4. Los resultados de la simulación muestran: cuando una señal pre-PAM4 de 112 Gb/s pasa por el canal de 35 dB@28 GHz, el receptor (RX) utiliza el ecualizador adaptativo para generar una señal DB-PAM4 de 112 Gb/s, y la tasa de error de bits (BER) del receptor es inferior a 3e-9.