Este artículo describe un bucle de bloqueo de retardo de doble línea de retardo de doble controlador (DC-DL DLL). El DLL propuesto adoptó una estructura de doble línea de retardo, cada línea de retardo estaba compuesta por una unidad de ajuste grueso y una unidad de ajuste fino, y las líneas de retardo dobles tenían unidades de control correspondientes para reducir la disparidad entre las líneas de retardo, y evitaba el diseño complicado del circuito de corrección del ciclo de trabajo (DCC). Se añadió un divisor de frecuencia para dividir el reloj de entrada y lograr un ajuste más amplio del ciclo de trabajo del reloj de entrada. Además, se propuso un circuito simple de síntesis de reloj para sintetizar el reloj requerido. El diseño del DLL utilizó el proceso de 25 nm con un voltaje de 1.2 V. Los resultados de la simulación mostraron que a una frecuencia de trabajo de 1.6 GHz, la oscilación pico a pico del jitter del DC-DL DLL después del bloqueo fue aproximadamente de 17.61 ps, el error máximo del ciclo de trabajo de salida fue de aproximadamente 1.3%, y el ciclo de trabajo de entrada variaba del 20% al 80%, con un consumo de energía de 10.06 mW.