Un diseño de ADC SAR asíncrono de 10 bits y 1 MS/s de baja potencia para aplicaciones DSRC
Autores: Verma, Deeksha; Shehzad, Khuram; Khan, Danial; Kim, Sung Jin; Pu, Young Gun; Yoo, Sang-Sun; Hwang, Keum Cheol; Yang, Youngoo; Lee, Kang-Yoon
Idioma: Inglés
Editor: MDPI
Año: 2020
Acceso abierto
Artículo científico
2020
Un diseño de ADC SAR asíncrono de 10 bits y 1 MS/s de baja potencia para aplicaciones DSRC
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Diseño
Bajo consumo de energía
ADC SAR
Asíncrono
Recuperación de carga
Linealidad
Eficiencia energética
Comparador
Comparador de retención
CMOS
Proceso
Figura de mérito
SNDR
ENOB
Consumo de energía
Velocidad de muestreo
Fuente de alimentación
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 28
Citaciones: Sin citaciones
Se presenta en este documento un diseño de convertidor analógico-digital de registro de aproximación sucesiva (SAR ADC) asíncrono de 10 bits y 1 MS/s de baja potencia.
Descripción
Se presenta en este documento un diseño de convertidor analógico-digital de registro de aproximación sucesiva (SAR ADC) asíncrono de 10 bits y 1 MS/s de baja potencia.