La decodificación estocástica iterativa es una alternativa a la decodificación estándar de punto fijo de códigos de comprobación de paridad de baja densidad (LDPC) que se puede utilizar para minimizar el enrutamiento entre nodos. Se presenta en este documento una arquitectura de hardware de decodificación estocástica (SD) basada en matrices de compuertas programables en campo (FPGA) flexibles. La arquitectura está diseñada para decodificar diferentes tasas de código de LDPC que cumplen con el estándar de la quinta generación (5G) de la Radio Nueva (NR). La flexibilidad de tiempo de ejecución de este decodificador es deseable ya que cambia automáticamente a una tasa de código que funciona mejor basándose en las condiciones del canal sin necesidad de tiempo adicional para reprogramar el FPGA. Se implementa un método de diseño fuera de línea para generar la descripción del código de lenguaje de descripción de hardware (HDL) del decodificador para el conjunto de tasas de código requerido, que luego se sintetiza e integra en una placa FPGA de la serie Xilinx Kintex-7 para determinar la utilización de recursos de hardware y el rendimiento de procesamiento. Se emplearon herramientas de diseño de Synopsys durante las etapas de simulación y síntesis en combinación con la tecnología de celdas estándar CMOS de 65 nm de TSMC para facilitar el análisis comparativo. En comparación con los diseños de última generación, la arquitectura propuesta reduce la utilización de hardware hasta un 26% y aumenta la eficiencia energética en un 52%.