Este artículo propone un corrector de ciclo de trabajo totalmente digital con bloqueo rápido síncrono, y adopta un nuevo método de cuantificación para producir efectivamente una fase de 180 grados o la mitad del retraso del reloj de entrada. Al tomar dos flancos de subida adyacentes de entrada a dos líneas de retardo, el tiempo total de retardo de la línea de retardo es el doble que el de la otra línea de retardo. Este circuito utiliza un proceso CMOS de 0.18 um, y el área total del chip es de 0.0613 mm, mientras que la frecuencia del reloj de entrada es de 500 MHz a 1000 MHz, y el rango aceptable del ciclo de trabajo del reloj de entrada es del 20% al 80%. Los resultados de las mediciones muestran que el ciclo de trabajo del reloj de salida es del 50% +/- 2.5% a un voltaje de suministro de 1.8 V operando a 1000 MHz, el consumo de energía es de 10.1 mW, con una fluctuación pico a pico de 9.89 ps.