A medida que la especificación PCIe 6.0 establece requisitos más altos en integridad de señal y latencia de transmisión, se vuelve especialmente importante mejorar el rendimiento de transmisión de señal en la capa física de la interfaz del transceptor. Los circuitos retimer son un componente clave de las interfaces seriales de alta velocidad, y su tamaño de retardo y jitter afectan directamente el rendimiento general de PCIe. Para el circuito retimer típico con un rendimiento de latencia grande y bajo jitter, este documento propone un circuito Retimer de baja latencia y bajo jitter basado en la arquitectura CDR + PLL para PCIe 6.0, utilizando un circuito de filtro de cancelación de jitter para eliminar la diferencia de frecuencia entre el reloj de retiming y los datos, reducir el jitter del reloj de retiming y mejorar la calidad de los datos de salida del Retimer. Los datos se muestrean utilizando el reloj de retiming y luego se emiten, evitando el problema de la gran latencia de penetración de los circuitos retimer típicos. El circuito está diseñado utilizando el proceso CMOS de 28 nm. Los resultados de la simulación muestran que cuando se introducen datos PAM4 de 112 Gbps al circuito retimer, la latencia de penetración del Retimer es de 27.3 ps, lo que es un 83.5% menor que la estructura de Retimer típica; los datos de jitter de salida son de 741 fs, una reducción del 31.4% en comparación con la estructura de retimer típica.