En este documento, proponemos una arquitectura eficiente de un circuito de raíz cuadrada en punto flotante con bajo costo de área, que cumple con el estándar IEEE-754. Ampliamos el principio del algoritmo SRT estándar para que la latencia y el costo de área del circuito propuesto sean lineales con la base. Además, no se requieren ciclos de computación adicionales. Con tecnología de 65 nm, el costo de área del circuito de raíz cuadrada en punto flotante de precisión simple basado en la arquitectura propuesta es solo de 6450.84 m, y el consumo de energía dinámica es solo de 0.764 mW a 300 MHz. Los resultados de implementación muestran que el circuito de raíz cuadrada propuesto puede reducir el costo de área en un 60%~90% en comparación con otros diseños en la literatura.