Se presenta un multiplicador de reloj basado en un lazo de retardo digital totalmente digital (MDLL) que cuenta con un convertidor de tiempo a digital (TDC) para lograr una capacidad de encendido rápido. El MDLL propuesto adopta un nuevo TDC Vernier cíclico sin desplazamiento para lograr un tiempo de bloqueo rápido de 15 ciclos de reloj de referencia, manteniendo al mismo tiempo un amplio rango de detección y alta resolución. El TDC propuesto sin desplazamiento también utiliza una técnica de muestreo doble correlacionado para eliminar problemas de desajuste y desplazamiento, lo que resulta en características de baja fluctuación. Después de que el MDLL se bloquea rápidamente, el TDC se apaga y entra en modo de seguimiento secuencial basado en modulador delta-sigma (DSM) para reducir el consumo de energía y mejorar el rendimiento de la fluctuación. Implementado en un proceso CMOS de 65 nm y 1,0 V, el MDLL propuesto ocupa un área activa de 0,043 mm y genera un reloj de salida de 2,4 GHz a partir de un reloj de referencia de 75 MHz (factor de multiplicación N = 32). Logra una fluctuación pico a pico efectiva de 9,4 ps y consume 3,3 mW a 2,4 GHz.