Se propone un lazo de retardo digital de cuatro fases (ADDLL) con un circuito de desincronización para interfaces de alta velocidad NAND Flash. El circuito de desincronización propuesto adopta un ajustador de fase de juicio de borde de caída y una línea de retardo controlada digitalmente de tres etapas para alinear la entrada del sistema y la salida del reloj 0 del lazo de retardo de cuatro fases en un amplio rango de frecuencias, resolviendo así el desfase de cuatro fases causado por el desfase del reloj. Se propone una configuración en cascada paralela para resolver el problema de alineación de fase variable causado por el cambio de modo, mejorando así efectivamente la precisión de bloqueo de fase. El circuito propuesto se fabrica en el proceso CMOS de 0.13 m con un área central de 0.072 mm. Los resultados de las pruebas del chip muestran un rango de frecuencia de operación de 26 MHz a 1.55 GHz y un error de alineación típico de aproximadamente 17 ps.