Para lograr una mayor densidad de integración, los amplificadores de potencia (PAs) de banda X con tecnología CMOS han sido ampliamente discutidos en publicaciones recientes. Sin embargo, con la reducción de la tensión de alimentación y el tamaño del dispositivo, es un gran desafío diseñar un PA compacto con alta potencia de salida y eficiencia añadida de potencia (PAE). En el diseño propuesto, se utiliza un proceso CMOS estándar de 40 nm para lograr una mayor integración con otros bloques de construcción de RF, en comparación con otros diseños de PA CMOS con un nodo de proceso más grande. Las celdas de transistor están diseñadas con capacitores de neutralización para aumentar la estabilidad y el rendimiento de ganancia del PA. Como un compromiso entre la ganancia, la potencia de salida y la PAE, las celdas de transistor en la etapa de conducción y en la etapa de potencia se polarizan para una operación de clase A y clase AB, respectivamente. Ambas celdas de transistor constan de dos transistores que funcionan en modo diferencial. Además, se utilizan redes de adaptación basadas en transformadores (TMNs) para realizar un PA CMOS de banda X de dos etapas con un tamaño compacto. El PA logra una conductividad efectiva (EC) de 117.5, que se encuentra entre las más altas en PAs de banda X reportadas recientemente en tecnología CMOS. El PA también alcanza una potencia de salida saturada () de 20.7 dBm, una PAE pico de y una ganancia de 25.6 dB en la frecuencia central de 10 GHz con una alimentación de 1 V en CMOS de 40 nm.