Este artículo presenta un convertidor analógico-digital (ADC) de aproximación sucesiva de alta velocidad que aprovecha tanto el ADC SAR asincrónico como el ADC SAR con desenrollado de bucle (LU). Al utilizar la salida del amplificador dinámico (DA) para generar un reloj asincrónico, el tiempo de reinicio del DA puede ocultarse detrás del tiempo de bloqueo del comparador. Los latches dedicados para cada elemento del convertidor digital-analógico (DAC) eliminan la necesidad de lógica de conmutación del DAC. El comparador de tres etapas con inserción de inversor propuesto reduce significativamente el desplazamiento referido a la entrada del comparador. El ADC SAR de 6 bits y 700 MS/s de prototipo se implementó en un proceso CMOS de 28 nm y tiene un área pequeña de 0.0012 mm. El DNL y INL máximos medidos sin ninguna calibración de desajuste fueron de 0.33 y 0.27 LSB, respectivamente. Con una entrada de Nyquist, la relación señal-ruido y la relación de rango dinámico libre de espurias medidas fueron de 34.07 y 47.52 dB, respectivamente. El consumo de energía fue de 1 mW con un voltaje de suministro de 1.0 V, lo que resulta en una figura de mérito de Walden (FoM) de 34.6 fJ/paso de conversión a 700 MS/s.