Este documento presenta un transmisor de capa física (PHY) totalmente integrado adecuado para múltiples protocolos industriales y compatible con diferentes versiones de protocolos. Apuntando a un amplio rango de operación, se integró un lazo de fase basado en LC (PLL) con un oscilador controlado por voltaje (VCO) dual para proporcionar un reloj de baja fluctuación. Cada carril con un esquema de serialización configurable fue adaptado para ajustar la velocidad de datos de forma flexible. Para lograr una transmisión de datos de alta velocidad, se introdujeron varias técnicas de banda ancha extendida, y se propuso un controlador de salida optimizado con un ecualizador de avance de 3 tapas (FFE) para lograr una transmisión y ecualización de datos de alta calidad. El prototipo TX fue fabricado en un proceso CMOS de 28 nm, y un solo carril TX ocupaba solo un área activa de 0.048 mm. Los circuitos de distribución de PLL y reloj compartidos ocupaban un área de 0.54 mm. El PLL propuesto puede soportar un rango de ajuste que abarca de 6.2 a 16 GHz. La velocidad de datos de cada carril oscilaba entre 1.55 y 32 Gb/s, y la eficiencia energética es de 1.89 pJ/bit/carril a una velocidad de datos de 32 Gb/s y puede ajustar una ecualización de hasta 10 dB.