Este estudio presenta una topología de sintetizador basada en un circuito de bucle de bloqueo de retardo (DLL) y multiplicador de frecuencia programable para sistemas de comunicación 5G. El sintetizador propuesto consta de un DLL de 512 fases, un generador de frecuencia intermedia (IFG) y un multiplicador de frecuencia de RF (RFFM). El DLL de 512 fases proporciona 512 pulsos retardados a través de una cadena de 256 unidades de retardo y convertidores complementarios de simple a diferencial (S2DC). El IFG consta de multiplexores I/Q, acumuladores I/Q, un XOR y un S2DC. Las salidas del multiplexor I/Q cambian a las formas de onda de retardo de fase o adelanto en cada flanco ascendente o descendente de las salidas, lo que hace que la frecuencia de salida del multiplexor I/Q sea programable. El IF es dos veces y se convierte a RF a través del RFFM. Cuando la frecuencia del reloj de referencia es de 156,25 MHz, el rango es de 156,863 a 312,5 MHz y el rango dinámico es aproximadamente de 1,89 a 9,96 GHz. El rango de resolución del canal es de 3,698 a 38,609 MHz. En consecuencia, el sintetizador propuesto proporciona un ancho de banda de frecuencia de salida del 134% y una resolución de canal más fina menor que . El sintetizador presentado está fabricado en un proceso CMOS de 65 nm. El consumo total de energía es de 15 mW y la fluctuación rms integrada de 1 kHz a 100 MHz se mide como 107,6 fs.