Este documento presenta técnicas de optimización de área para memorias de acceso aleatorio magnético de torque de espin (SOT-MRAM) de alta densidad. Aunque SOT-MRAM tiene muchas características deseables de no volatilidad, alta confiabilidad y bajo consumo de energía de escritura, plantea desafíos para la implementación de memoria de alta densidad debido al uso de dos transistores de acceso por celda. Primero analizamos el diseño de la celda de bits convencional de SOT-MRAM que incluye dos líneas de metal verticales, una línea de bits y una línea de fuente, limitando la dimensión horizontal. Además, proponemos dos técnicas de diseño para reducir la dimensión horizontal disminuyendo el número de líneas de metal por celda sin ningún costo de rendimiento. Basado en el hecho de que las columnas adyacentes en una matriz entrelazada de bits no se acceden simultáneamente, las técnicas propuestas comparten una sola línea de fuente entre dos celdas de bits consecutivas en la misma fila. El resultado de la simulación muestra que las técnicas propuestas pueden lograr una reducción del área de la celda de bits del 10 al 25% en comparación con el SOT-MRAM convencional. La comparación de nuestros diseños propuestos con el MRAM estándar de torque de transferencia de espin muestra un 45% menos de energía de escritura, un 84% menos de energía de lectura y un margen de perturbación de lectura 2.3 veces mayor.