Al utilizar cada vez más nodos de tecnología avanzada para diseñar circuitos integrados (CI), los diseñadores físicos y los proveedores de automatización del diseño electrónico (EDA) se enfrentan a múltiples desafíos, en primer lugar, para cumplir con todas las restricciones físicas que vienen con las tecnologías de vanguardia y, en segundo lugar, para lograr la calidad de resultados (QoR) esperada. Una tecnología avanzada debería poder ofrecer mejores rendimientos con un costo mínimo, independientemente de la complejidad. Se necesita un gran esfuerzo para desarrollar técnicas de optimización innovadoras. En este documento, presentaremos una nueva técnica de enrutamiento, con el objetivo de optimizar el tiempo, actuando solo en la topología de enrutamiento, sin afectar el área del CI. De hecho, la tecnología de doble patrón autoalineado (SADP) ofrece una diferencia importante en la resistencia de capa entre las capas SADP y las capas sin SADP; esta propiedad se aprovechará para dirigir al enrutador global a utilizar capas menos resistentes sin SADP para las redes críticas. Para demostrar el beneficio en casos de prueba reales, utilizaremos la herramienta EDA de diseño físico Nitro-SoC(tm) de Mentor Graphics y varios diseños de nodos de tecnología de 7 nm. Los experimentos muestran que la peor holgura negativa (WNS) y la holgura negativa total (TNS) mejoraron hasta un 13% y un 56%, respectivamente, en comparación con el flujo base.