El enrutador juega un papel importante en la comunicación entre diferentes núcleos de procesamiento en redes en chip. La escalabilidad tecnológica, por un lado, ha permitido a los diseñadores integrar múltiples componentes de procesamiento en un solo chip; por otro lado, se convierte en la razón de las fallas. Un enrutador genérico consta de los búferes y etapas de canalización. Un solo fallo puede resultar en una situación no deseada de rendimiento degradado o puede hacer que todo el chip deje de funcionar. Por lo tanto, es necesario proporcionar tolerancia permanente a fallos a todos los componentes del enrutador. En este documento, proponemos un mecanismo que puede tolerar fallos permanentes que ocurran en el enrutador. Explotamos las técnicas tolerantes a fallos de compartir recursos y emparejar entre componentes para la unidad de puerto de entrada y la unidad de cálculo de enrutamiento (RC), el préstamo de recursos para el asignador de canal virtual (VA) y múltiples rutas para el asignador de conmutador (SA) y la matriz de cruce (XB). Los resultados experimentales y el análisis muestran que el mecanismo propuesto mejora la fiabilidad de la arquitectura del enrutador frente a fallos permanentes con un costo adicional del 29% en área. La arquitectura de enrutador propuesta logra el factor de protección de silicio (SPF) más alto, que es de 24.8 en comparación con las arquitecturas tolerantes a fallos más avanzadas. Conlleva un aumento en la latencia para los tráficos de referencia SPLASH2 y PARSEC, que es mínimo en comparación con el enrutador base.