A medida que los procesos de semiconductores entran en la nanoescala, las interconexiones de sistema en chip (SoC) sufren de envejecimiento de enlaces debido a la inestabilidad de temperatura por sesgo negativo (NBTI), inyección de portadores calientes (HCI) y electromigración. En la red en chip (NoC) para sistemas heterogéneos de muchos núcleos, hay una diferencia en la velocidad de envejecimiento de los enlaces dependiendo de la ubicación y utilización de los recursos. En este documento, proponemos una síntesis de topología NoC de muchos núcleos heterogénea que predice el efecto de envejecimiento de cada enlace y despliega enrutadores y lógica de corrección de errores (ECC). Se añade lógica ECC consciente del envejecimiento a cada enlace para lograr la misma vida útil del enlace con menos área y latencia que la lógica de Bose-Chaudhuri-Hocquenghem (BCH). Además, basándonos en el algoritmo genético modificado, buscamos una solución que minimice la latencia promedio asegurando la vida útil del enlace mediante el cambio en el número de enrutadores, ubicación y conectividad de red. Los resultados de la simulación demuestran que la síntesis de topología consciente del envejecimiento reduce la latencia promedio de la red hasta en un 26.68% en comparación con el análisis de envejecimiento y la adición de lógica ECC en el enlace después de la síntesis de topología. Además, la síntesis de topología con lógica ECC consciente del envejecimiento reduce la latencia promedio máxima hasta en un 39.49% en comparación con la lógica BCH añadida.