En los últimos años, se han estudiado intensamente las arquitecturas de procesamiento de señales digitales en paralelo (PDSP) para satisfacer la creciente demanda de capacidad de canal en sistemas de comunicación óptica coherente. Sin embargo, hasta donde sabemos, la sincronización de tiempo en tiempo real en tales arquitecturas aún no se ha implementado en un Array de Puertas Programables en Campo (FPGA). En este artículo, se propone una arquitectura de sincronización de tiempo en paralelo. En la arquitectura, se adopta una estructura FIFO (Primero en Entrar, Primero en Salir) en paralelo basada en un método de reorganización asociado a un índice, y un lazo de retroalimentación dual basado en el algoritmo de Gardner. Aprovechando la estructura FIFO, se ahorra un 67% de Tabla de Búsqueda (LUT) en comparación con resultados anteriores, al mismo tiempo que el Oscilador Controlado Numéricamente (NCO) se mejora eficientemente para cumplir con los requisitos de temporización del FPGA para un rendimiento en tiempo real. Se ejecutan simulaciones en MATLAB para evaluar la deterioración de la Tasa de Error de Bits (BER) de la arquitectura. Los resultados de simulación en punto flotante y en punto fijo han demostrado que las deterioraciones de BER son inferiores a 0.5 dB y 1 dB, respectivamente. Además, se logra la implementación de la arquitectura en un chip FPGA Xilinx XC7VX485T. Se logra un sistema en tiempo real de 20 gigabits por segundo (Gbps) de Modulación en Amplitud en Cuadratura de 16 (16QAM) a una frecuencia de reloj del sistema de 159.524 MHz. Este trabajo abre un nuevo camino para mejorar la capacidad de transmisión en sistemas de comunicación inalámbrica en tiempo real.