El algoritmo de recocido simulado es un método heurístico ampliamente utilizado para la colocación heterogénea de FPGAs. A medida que la aplicación de modelos de redes neuronales en FPGAs se expande, surgen nuevos desafíos para el algoritmo de recocido simulado tradicional en términos de temporización. Estos desafíos provienen de tamaños de circuito grandes y alta heterogeneidad en las proporciones de bloques típicas en redes neuronales. Para abordar estos desafíos, este estudio introduce un algoritmo de colocación de recocido simulado impulsado por temporización. Este algoritmo integra la identificación de la criticidad del clúster durante la fase de selección de clúster, lo que mejora la probabilidad de selección de clústeres de alta criticidad. En la fase de movimiento de clústeres, el método propuesto emplea un movimiento de centro ponderado mejorado para clústeres de alta criticidad y una estrategia de movimiento aleatorio para otros clústeres. La evidencia experimental demuestra que el algoritmo de colocación propuesto disminuye la longitud promedio del cable en un 1,52% y la demora promedio de la ruta crítica en un 5,03%. Esta mejora en el rendimiento se logra con un aumento marginal del 5,01% en el tiempo de ejecución, en comparación con VTR8.0.