Este documento presenta un convertidor analógico-digital (ADC) de aproximación sucesiva de ruido de primer orden (NS) con un integrador en lazo cerrado insensible al proceso, voltaje y temperatura (PVT) y promediado ponderado de datos (DWA). El uso de un amplificador dinámico tipo amplificador de inversor flotante en cascada (FIA) con alta ganancia permite una función de transferencia de ruido agresiva mientras se minimiza el consumo de energía asociado con el uso de un filtro activo. En el ADC propuesto, el residuo es generado por un convertidor digital-analógico capacitivo (CDAC) que emplea DWA, lo cual es posible mediante el uso de un segundo CDAC, que opera después de que se completa la operación SAR. El ADC propuesto está diseñado con un proceso CMOS de 28 nm con una fuente de alimentación de 1 V. Los resultados de la simulación muestran que el ADC logra un SNDR de 71.2 dB y un consumo de energía de 228 W cuando se opera con una tasa de muestreo de 80 MS/s y una relación de sobremuestreo (OSR) de 10. El factor de mérito de Schreier (FoM) es de 173.6 dB y el FoM de Walden es de 9.6 fJ/paso de conversión.