Un regulador LDO híbrido asistido digitalmente con activación automática y un tiempo de establecimiento de 110 ns en CMOS de 65 nm
Autores: Jin, Zhenbo; Kim, Gwangsub; Baek, Donghyun
Idioma: Inglés
Editor: MDPI
Año: 2023
Acceso abierto
Artículo científico
2023
Un regulador LDO híbrido asistido digitalmente con activación automática y un tiempo de establecimiento de 110 ns en CMOS de 65 nm
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Regulador híbrido de caída baja autoactivado
LDO analógico
LDO digital
Relación de rechazo de la fuente de alimentación
Tiempo de establecimiento
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 35
Citaciones: Sin citaciones
Este artículo presenta un regulador híbrido de bajo desprendimiento asistido digitalmente con auto-activación (LDO). La arquitectura propuesta utiliza un LDO analógico para la operación en estado estable y un LDO digital para rastrear grandes cambios en la corriente de salida. El bucle dual tiene un controlador de bucle para una operación coherente, y el bucle digital solo se activa cuando hay un gran paso de carga. Por lo tanto, el LDO propuesto hereda algunas de las ventajas de ambas partes. Logra una alta proporción de rechazo de fuente de alimentación (PSRR) de la parte analógica. El bucle digital tiene un tiempo de establecimiento más rápido y consume menos potencia estática que el bucle analógico. En este diseño, la carga máxima es de 200 mA. Para condiciones de carga pesada, el PSRR es de -40 dB a 1 MHz. La corriente en reposo es de 200 uA. La caída/salida excesiva con el tiempo de establecimiento correspondiente medido bajo un paso de corriente de carga de 200 mA/10 ns son de 82 mV/89 ns y 112 mV/110 ns, respectivamente. El LDO propuesto logra un competitivo factor de mérito de 4.48 ps. En el proceso TSMC de 65 nm, el área activa es aproximadamente de 0.027 mm.
Descripción
Este artículo presenta un regulador híbrido de bajo desprendimiento asistido digitalmente con auto-activación (LDO). La arquitectura propuesta utiliza un LDO analógico para la operación en estado estable y un LDO digital para rastrear grandes cambios en la corriente de salida. El bucle dual tiene un controlador de bucle para una operación coherente, y el bucle digital solo se activa cuando hay un gran paso de carga. Por lo tanto, el LDO propuesto hereda algunas de las ventajas de ambas partes. Logra una alta proporción de rechazo de fuente de alimentación (PSRR) de la parte analógica. El bucle digital tiene un tiempo de establecimiento más rápido y consume menos potencia estática que el bucle analógico. En este diseño, la carga máxima es de 200 mA. Para condiciones de carga pesada, el PSRR es de -40 dB a 1 MHz. La corriente en reposo es de 200 uA. La caída/salida excesiva con el tiempo de establecimiento correspondiente medido bajo un paso de corriente de carga de 200 mA/10 ns son de 82 mV/89 ns y 112 mV/110 ns, respectivamente. El LDO propuesto logra un competitivo factor de mérito de 4.48 ps. En el proceso TSMC de 65 nm, el área activa es aproximadamente de 0.027 mm.