El regulador digital de caída baja (D-LDO) con tiempo de establecimiento rápido y respuesta transitoria superior está ganando cada vez más atención para compensar la deficiencia de los LDO analógicos. Sin embargo, como los LDO digitales tradicionales regulan el código de voltaje de salida a una velocidad de 1 bit por ciclo de reloj, la velocidad de respuesta transitoria está limitada. En este documento, se propone una técnica de conversión de múltiples bits para mejorar la velocidad de respuesta transitoria. La técnica de conversión de múltiples bits se logra mediante un detector de error con regulación adaptativa de parámetros de proporción e integración en el controlador digital antes de los dispositivos de paso. Además, se emplea un sensor de voltaje y un convertidor de tiempo a digital para convertir el voltaje de salida en códigos digitales. Implementado en un proceso CMOS de 180 nm, el D-LDO propuesto presenta menos de 36/33 mV de sobrepico/subpico en V = 0.95 V a medida que la corriente de carga aumenta con 40 mA/1 ns en un capacitor de carga de 0.5 nF. El tiempo de respuesta simulado es de 0.18 ns, la figura de mérito de velocidad FOM1 es de 0.65 ps y FOM2 logra 0.068 pF.