Se propone un regulador digital de caída baja (DLDO) de doble borde de activación con un oscilador controlado por voltaje adaptativo (AVC) incorporado para una aplicación de sistema en chip (SoC). Para lograr una respuesta transitoria rápida, el comparador principal genera el resultado de comparación en el flanco ascendente del AVC, y este resultado es muestreado por el registro de desplazamiento bidireccional grueso o fino en el flanco descendente del AVC. Además, la frecuencia del reloj puede aumentarse de 8 MHz en estado estable a 50 MHz por el AVC cuando la corriente de salida sufre un cambio repentino, y también puede ajustarse en tiempo real según el voltaje de salida, lo que evita el fenómeno de oscilación y disminuye el consumo de energía durante el proceso de recuperación. Para reducir aún más el consumo de energía, el comparador de auto-reloj reemplaza al comparador estático convencional en el detector transitorio. Los resultados posteriores a la simulación muestran que el DLDO propuesto consume una corriente de reposo de 95.13 A en estado estable, y maneja una corriente de carga máxima de 25 mA en la potencia de suministro de 0.6 V con un área activa de 0.053 mm en un proceso CMOS de 180 nm. Cuando la corriente de carga salta de 0.5 mA a 25 mA en el borde de 100 ps, la caída de voltaje y la sobretensión son solo de 335 mV con un tiempo de recuperación de 2.7 s y 47.6 mV con un tiempo de recuperación de 2.1 s en el capacitor total en chip de 50 pF, respectivamente, lo que resulta en dos figuras de mérito competitivas (FoM) en comparación con los trabajos anteriores.