Actualmente, los métodos y herramientas de síntesis de alto nivel (HLS) son un área altamente relevante en la estrategia de varias empresas líderes en el campo de los sistemas en chips (SoCs) y las matrices de compuertas programables en campo (FPGAs). HLS facilita el trabajo de los desarrolladores de sistemas, quienes se benefician de flujos de diseño integrados y automatizados, reduciendo considerablemente el tiempo de diseño. Aunque se han logrado muchos avances en este campo de investigación, todavía existen algunas incertidumbres sobre la calidad y el rendimiento de los diseños generados con el uso de metodologías HLS. En este documento, proponemos una optimización de la metodología HLS mediante la refactorización de código utilizando Xilinx SDSoC (Sistema-en-Chip Definido por Software). Se analizaron varias opciones para cada alternativa a través de la refactorización de código de un clasificador de máquina de vectores de soporte (SVM) multiclase escrito en C, utilizando dos dispositivos SoC Zynq-7000 diferentes de Xilinx, el ZC7020 (ZedBoard) y el ZC7045 (ZC706). El clasificador fue evaluado utilizando una base de datos de cáncer cerebral de imágenes hiperespectrales. La metodología propuesta no solo reduce los recursos requeridos utilizando menos del 20% de la FPGA, sino que también reduce el consumo de energía en un -23% en comparación con la implementación completa. La aceleración obtenida de 2.86x (ZC7045) es la más alta encontrada en la literatura para implementaciones de hardware de SVM.