El Efecto de la Puerta de Paso (PGE), a menudo referido como interferencia de celda adyacente, presenta un desafío significativo en la memoria de acceso aleatorio dinámico (DRAM). En este estudio, investigamos el impacto del PGE y proponemos soluciones innovadoras para abordar este problema en la tecnología DRAM, empleando la tecnología de nodo de 10 nm con transistores de matriz de canal enterrado. Para evaluar la eficacia de nuestras propuestas, utilizamos SILVACO para simular varias configuraciones de DRAM. Nuestro enfoque se centra en dos optimizaciones estructurales clave: la introducción de un Aislamiento de Trinchera Superficial esférico (STI) y la incorporación de una capa de nitruro de silicio (SiN) dentro de la estructura STI esférica. Estas optimizaciones fueron diseñadas meticulosamente para mitigar el PGE considerando varios factores que son altamente influyentes en su manifestación. Para validar nuestro enfoque, realizamos simulaciones exhaustivas, comparando los factores PGE de estructuras DRAM típicas con los de nuestras configuraciones propuestas. Los resultados de nuestro análisis respaldan firmemente la efectividad de nuestras mejoras estructurales propuestas para aliviar el PGE en contraste con las estructuras DRAM convencionales. Notablemente, nuestras optimizaciones lograron una reducción del PGE del 82.4%, marcando un avance significativo en el campo de la tecnología DRAM. Al abordar el desafío del PGE y reducir sustancialmente su impacto, nuestra investigación contribuye al avance de la tecnología DRAM, ofreciendo soluciones prácticas para mejorar la integridad y confiabilidad de los datos en la era de la DRAM de nodo de 10 nm.