Probar núcleos de procesador suave basados en FPGA requiere una metodología completamente diferente en comparación con los procesadores estándar. El modelo de falla de atasco es insuficiente, ya que la lógica está implementada por tablas de búsqueda (LUTs) en FPGA, y esta memoria LUT basada en SRAM es vulnerable a errores causados por eventos únicos (SEU) principalmente causados por radiaciones cósmicas. Por consiguiente, en este documento, utilizamos modelos combinados de fallas inducidas por SEU y fallas de atasco para simular cada posible falla. El programa de prueba escrito en ensamblador se basó en la propiedad biyectiva. Además, se determinó la matriz de detección de fallas, la cual describe la detectabilidad de cada falla por cada vector de prueba. La principal novedad de este documento es la reducción óptima en el número de vectores de prueba requeridos de tal manera que la cobertura de fallas no se ve reducida. Además, este documento también estudió la selección óptima de vectores de prueba cuando solo es aceptable una cobertura máxima de fallas del 95%; en tal caso, solo se requieren tres vectores de prueba. Además, también se describe la selección de vectores de prueba locales y globales.