A medida que la tecnología de computación cuántica continúa desarrollándose, la necesidad de investigar nuevos algoritmos cuánticos está creciendo. Sin embargo, tales algoritmos aún no pueden ser probados de manera confiable en hardware cuántico real, el cual sigue siendo limitado en varios aspectos, incluidos los tiempos de coherencia de los qubits, la conectividad y los qubits disponibles. Para facilitar el desarrollo de nuevos algoritmos a pesar de esto, se utilizan simuladores en sistemas de computación clásica para verificar la corrección de un algoritmo y estudiar su comportamiento bajo diferentes modelos de error. En general, esto implica operar en un espacio de memoria que crece de manera exponencial con el número de qubits. En este trabajo, presentamos transformaciones de circuitos cuánticos que permiten la construcción de circuitos parametrizados para algoritmos cuánticos. Los circuitos parametrizados están en una forma ideal para ser procesados por herramientas de compilación cuántica, de modo que el circuito pueda ser evaluado parcialmente antes de la simulación, y un circuito especializado más pequeño pueda ser construido eliminando qubits de entrada fijos. Mostramos una reducción significativa en el número de qubits para varios circuitos aritméticos cuánticos. Los divisores de enteros cuánticos de bits de división se utilizan como ejemplo de demostración. Se muestra que la complejidad se reduce de a qubits en las versiones especializadas. Para algoritmos cuánticos que involucran operaciones aritméticas de división por 8, se logra una reducción de en la memoria requerida para la simulación clásica, reduciendo la memoria requerida de 137 GB a 0.53 GB.