Desde que se introdujo la NAND 3D en la industria con 24 capas, la densidad areal ha aumentado con éxito más de diez veces, y ha superado los 10 Gb/mm con 176 capas. El escalado físico de las dimensiones XYZ, incluido el apilamiento de capas y el escalado de la huella, ha permitido el escalado de la densidad. El escalado lógico también se ha realizado con éxito. TLC (celda de triple nivel, 3 bits por celda) es ahora el estándar en NAND 3D, mientras que QLC (celda de cuatro niveles, 4 bits por celda) está aumentando su presencia. Se han realizado varios intentos y demostraciones parciales para PLC (celda de cinco niveles, 5 bits por celda). CMOS bajo matriz (CuA) ha permitido la reducción del tamaño del chip y mejoras en el rendimiento. Se están investigando esquemas de programación y borrado para abordar los desafíos tecnológicos, como la retención de datos a corto plazo de la celda de trampa de carga y el tamaño del bloque grande.