La caché juega un papel importante en la arquitectura de computadoras al reducir el tiempo de acceso del procesador y mejorar su rendimiento. El diseño de hardware de la caché es complejo y es un desafío verificar sus funciones, por lo que el método de verificación tradicional basado en Verilog ya no es aplicable. Este documento propone un banco de pruebas de verificación completo y eficiente basado en el lenguaje SystemVerilog y en la metodología de verificación universal (UVM) para un controlador de caché de instrucciones (I-Cache). Se diseñan casos de prueba correspondientes para cada característica del controlador de I-Cache y se ejecutan automáticamente utilizando un script de Python en una herramienta de automatización de diseño electrónico (EDA). Después de simular un gran número de casos de prueba, las estadísticas revelan que la cobertura de código del módulo es del 99.13%. Además, tanto la cobertura de función como la cobertura de aserción del módulo alcanzan el 100%. Nuestros resultados demuestran que estas métricas de cobertura cumplen con los requisitos y garantizan la exhaustividad de la verificación de funciones. Además, el banco de pruebas de verificación establecido muestra una excelente escalabilidad y reutilización, lo que lo hace fácilmente aplicable a escenarios de verificación de nivel superior.