Este documento describe una estrategia de hardware/software para la gestión efectiva y eficiente de varias unidades de Prueba de Autoevaluación Integrada en Memoria Distribuida (MBIST) orquestadas por una única CPU para permitir la prueba en paralelo de varios bancos de memoria. Las pruebas experimentales de la implementación en un chip de Infineon muestran una reducción de hasta un 25% en el tiempo de prueba en comparación con estrategias tradicionales, especialmente en casos en los que hay un gran número de fallos que afectan a varios bancos. Además, permite la recopilación equilibrada de fallos de diferentes bancos en casos en los que existen limitaciones para el almacenamiento de información relacionada con los fallos.