Debido al encogimiento de los transistores, las fallas intermitentes son una preocupación importante en los sistemas digitales actuales. Este trabajo presenta un mecanismo de tolerancia a fallas adaptativo basado en códigos de corrección de errores (ECC), capaz de modificar su comportamiento cuando las condiciones de error cambian sin aumentar la redundancia. Como ejemplo de caso, hemos diseñado un mecanismo que puede detectar fallas intermitentes y cambiar de un ECC genérico inicial a un ECC específico capaz de tolerar una falla intermitente. Hemos insertado el mecanismo en el sistema de memoria de un procesador RISC de 32 bits y lo hemos validado utilizando inyección de fallas basada en simulación VHDL. Hemos utilizado dos códigos (39, 32): una corrección de error único-detección de error doble (SEC-DED) y un código desarrollado por nuestro grupo de investigación, llamado EPB3932, capaz de corregir errores individuales y errores dobles y triples adyacentes que incluyen un bit previamente etiquetado como propenso a errores. Los resultados de inyectar fallas transitorias, intermitentes y combinaciones de fallas intermitentes y transitorias muestran que el mecanismo propuesto funciona correctamente. Como ejemplo, el porcentaje de fallas y errores latentes es del 0% al inyectar una falla triple adyacente después de una falla intermitente atascada. Hemos sintetizado el mecanismo de tolerancia a fallas adaptativo propuesto en dos tipos de FPGAs: no reconfigurable y parcialmente reconfigurable. En ambos casos, la sobrecarga introducida es asequible en términos de hardware, tiempo y consumo de energía.