Este trabajo propone una arquitectura de hardware totalmente paralela del clasificador Naive Bayes para obtener un procesamiento de alta velocidad y baja consumo de energía. Los detalles de la arquitectura propuesta se describen a lo largo de este trabajo. Además, se presenta y se evalúa una implementación de punto fijo en un Campo de Matriz de Puertas Programables en Campo (FPGA) Stratix V en cuanto a la ocupación del área de hardware, tiempo de procesamiento (throughput) y consumo de energía dinámica. Además, se realizó un análisis comparativo de diseño con trabajos de vanguardia, mostrando que la implementación propuesta logró una aceleración de hasta y ahorros de energía de hasta -veces, al mismo tiempo que también reduce la ocupación de hardware hasta -veces menos celdas lógicas.