Este documento propone un procesador de transformada rápida de Fourier (FFT) eficiente en área para señales con relleno de ceros basado en las arquitecturas de tuberías de realimentación de retardo de trayectoria única de radix-2 y radix-2. Los elementos de retardo para alinear los datos en la etapa de la tubería son unas de las unidades más complejas y la de la etapa 1 es la más grande. Al explotar el hecho de que la secuencia de datos de entrada tiene relleno de ceros y que la multiplicación de los factores de torbellino en la etapa 1 es trivial, el procesador FFT propuesto puede reducir drásticamente el número necesario de elementos de retardo. Además, los procesadores FFT de 256 puntos fueron diseñados utilizando lenguaje de descripción de hardware (HDL) y se sintetizaron a circuitos a nivel de compuerta utilizando una biblioteca de celdas estándar para el proceso CMOS de 65 nm. La arquitectura propuesta resulta en un conteo de compuertas lógicas de 40,396, lo que puede ser eficiente y adecuado para procesadores FFT con relleno de ceros.