Este manuscrito presenta dos nuevos preescaladores de alta velocidad y bajo consumo de energía de reloj verdaderamente de fase única (TSPC) con relaciones de división de 2/3 y 4/5, respectivamente, en una tecnología CMOS estándar de 90 nm. Las compuertas lógicas incorporadas entre los biestables D (DFFs) de un preescalador convencional de 2/3 se modifican para reducir el retardo de propagación y, por lo tanto, aumentar la frecuencia máxima de operación. Los resultados de las mediciones muestran que los preescaladores propuestos de división por 2/3 y división por 4/5 pueden operar hasta 17 GHz y 15.3 GHz, respectivamente, lo que aumenta en 5.4 GHz y 4.3 GHz en comparación con los preescaladores TSPC convencionales. La potencia del preescalador propuesto de división por 2/3 es de 0.67 mW y 0.92 mW, y de 0.87 mW y 1.06 mW para el preescalador propuesto de división por 4/5. El chip ocupa un área de 20 x 35 m y 20 x 50 m para los preescaladores propuestos de división por 2/3 y división por 4/5.