Este documento propone una nueva unidad de predicción de ramas determinística para lograr una arquitectura de conjunto de instrucciones (ISA) uniformemente cronometrada. La ISA determinística se logra utilizando dos buses de direcciones en conjunto con las RAM de bloque de doble puerto que son comunes en las FPGAs comerciales. El objetivo es eliminar los retrasos obligatorios de ramas y cargas para lograr un ciclo de reloj uniforme por cada instrucción. Para demostrar el concepto, la arquitectura propuesta se aplica al núcleo firme Xilinx PicoBlaze. El resultado es un nuevo núcleo suave llamado DAP-Zipi8 que reduce la métrica de reloj por instrucción (CPI) de PicoBlaze de dos a uno a expensas de lógica adicional y un camino crítico más largo. El aumento en el camino crítico reduce la velocidad máxima de reloj alcanzable de 357.509 MHz a 224.022 MHz. La combinación de la ganancia en CPI con la pérdida en la frecuencia máxima de reloj aún mejora el rendimiento general del procesador en un 18.28-19.49%. El determinista DAP-Zipi8 de alto rendimiento es una opción viable para aplicaciones de RTES duras.