Este artículo propuso un bucle de fase tipo-II de 5.42~6.28 GHz (PLL) con el objetivo de tener tanto capacidad de cambio de filtro de bucle como programabilidad extensa. Se utiliza un filtro de bucle en chip en conjunto con uno fuera del chip para formar un par de filtros conmutables para diversos escenarios de aplicación. Con el fin de lograr un equilibrio entre la eliminación de la zona muerta y la minimización de la contribución de ruido, se incorpora un tiempo de reinicio programable de 3 bits que va desde 25 ps hasta 200 ps con un paso de 25 ps en el diseño del PFD (detector de frecuencia de fase) mientras que la corriente CP (bomba de carga) es programable desde 200 A hasta 900 A con un control digital de 100 A/paso. Las unidades de gestión de potencia (PMU) que incluyen reguladores de bandgap y reguladores de caída de baja tensión (LDO) están integradas en el chip con ajuste de cadena de resistores que contrarresta efectivamente las variaciones de fabricación. Además, se diseña un VCO lineal por tramos con control de 3 bits con una cadena de divisores de multi-modulación (MMD) totalmente digital de 6 bits en cascada. El PLL propuesto se implementa en un proceso CMOS a granel de 40 nm y el consumo de energía es de 8 mA a 1.2 V, de los cuales alrededor de 5 mA a 1.2 V son consumidos por los buffers de salida. El chip PLL fabricado logra un rango de sintonización de frecuencia de 5.42~6.28 GHz, un ruido de fase que varía entre -107.2~-110.4 dBc/Hz a 1 MHz de desviación del portadora, un pico de referencia menor a -70 dBc cuando la banda de ancho del filtro de bucle activo en chip se establece en alrededor de 500 KHz. Su FoM es aproximadamente de -176.98~-180.18 dBc/Hz mientras que FoM es aproximadamente de -180.32~-183.52 dBc/Hz a 1 MHz de desviación del portadora. La mayoría de sus especificaciones son comparables o mejores que la mayoría de la literatura existente.