En este documento se propone e implementa un lazo de fase de división de frecuencia fraccional basado en interpolación de fase utilizando el proceso CMOS TSMC de 0,11 um. En comparación con el lazo de fase convencional, se añade un módulo de convertidor de tiempo digital (DTC) a este lazo de fase, y el módulo DTC puede reducir los espurios fraccionarios mediante interpolación de fase. El circuito y el método de análisis de este módulo DTC se presentan en este documento. A diferencia de los enfoques existentes, el DTC propuesto no requiere calibración, y el error introducido por él está únicamente relacionado con el DAC adoptado en el DTC. Además, la precisión del DTC es de 8 bits. Finalmente, este documento verifica la técnica propuesta de reducción de ruido de cuantización utilizando un proceso CMOS de 0,11 um. El FNPLL propuesto logra un consumo de energía total de 20,3 mW, un ruido de dBc/Hz a 1 MHz y dBc/Hz a 10 MHz, y una fluctuación RMS de ps. El área del FDIV propuesto es m^2, y el consumo de energía es mW. El ruido de fase del FNPLL propuesto en el modo de división fraccional es solo dB más alto que en el modo de división entera.